本发明涉及一种利用集成pn结测量多芯片埋置型高密度封装芯片接面温度的方法,其特征在于在芯片接面即衬底上的埋置槽中分别掺杂磷和硼,利用pn结的导通电压随温度变化的特性来测量芯片接面温度。根据需要选择并控制掺杂剂量和结深。先在衬底上埋置槽内光刻出p型掺杂区并掺杂硼,然后再光刻形成n+掺杂区并掺杂磷,然后淀积金属,光刻腐蚀形成引线焊盘和金属布线。通过控制掺杂剂量和结深调节线性测温范围;通过pn结阵列可以实时获取芯片接面温度和热分布情况。本发明采用了喷胶光刻工艺来形成从埋置槽底部向硅圆片表面的爬坡引线。该工艺采用了光刻等于微电子工艺相兼容的工艺,工艺步骤简单,工艺周期较短。
1.一种利用集成pn结测量多芯片埋置型封装芯片接面温度的方法,其特征在于所述的接面温度是指埋置芯片和衬底接面间的温度,所述的方法是在芯片接面即衬底上的埋置槽中分别掺杂磷和硼,利用pn结的导通电压随温度变化的特性来测量芯片接面温度;根据需要选择并控制掺杂剂量和结深;先在衬底上埋置槽内光刻出p型掺杂区并掺杂硼,然后再光刻形成n+掺杂区并掺杂磷,然后淀积金属,光刻腐蚀形成引线焊盘和金属布线;通过控制掺杂剂量和结深调节线性测温范围;通过pn结阵列实时获取芯片接面温度和热分布情况;在此过程中,pn结阵列的引脚需通过布线引出埋置槽以便在芯片埋入后,不影响pn结阵列的外连;然后再在衬底表面形成一层钝化层,以形成pn结阵列与埋置芯片粘结材料的隔离;通过光刻腐蚀开出焊盘窗口,先标定pn结阵列电压—温度特性,然后进行芯片接面的温度测定;具体步骤是:(a)在硅片上制备埋置槽通过湿法或深反应离子刻蚀在硅片(101)上形成等同于芯片厚度的埋置槽(102);(b)淀积氧化层在硅片(101)正面使用热氧化或CVD淀积一层氧化层(200),作为掩模;(c)形成p区1在硅片埋置槽(102)底部使用光刻腐蚀形成P区窗口;2并使用扩散或离子注入的方法掺杂硼形成p区(103),1100°C以上再分布达到一定结深,如果采用离子注入,需退火,然后形成一层氧化层;(d)形成n⁺区并形成引线窗口1使用光刻腐蚀形成n⁺区窗口并使用扩散或离子注入的方法掺杂磷形成n⁺区(104),再分布或退火达到一定结深,同时形成一层氧化层;2腐蚀出p区和n⁺区处的引线窗口;(e)沉积金属层使用溅射或蒸发沉积一层金属层,金属层(201)由TiW和Au组成;(f)形成布线图形喷胶光刻显影后腐蚀金属层形成布线图形(105);(g)沉积钝化层使用PVD或CVD沉积一层钝化层(106);(h)形成焊盘窗口和埋置硅片1利用喷胶光刻在钝化层上形成焊盘窗口(107),使金属布线暴露;2将另一硅片(108)埋置入埋置槽(102)中;(i)标定pn结阵列的电压-温度特性1将制备好的样品放在烘箱或热板内,在25°C~100°C范围内,每隔10°C通1mA的小电流,测量一次电压;2然后画出pn结阵列的电压-温度特性线;(j)芯片接面的测试1在烘箱内保持一定温度,利用埋置硅片上的发热结构通电发热;2每隔5分钟,通1mA小电流测量pn结阵列电压,待30分钟稳定后,记录下电压值;3根据pn结阵列电压-温度特性线,算出芯片接面温度。
2.按权利要求1所述的方法,其特征在于:1步骤(a)中所述的芯片厚度>100μm;2步骤(b)中所述的氧化层厚度为1-2μm;3步骤(c)中所述的掺硼浓度为10¹⁶/cm³;4步骤(c)中所述的形成氧化层厚度为ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="299"/>;5步骤(d)中所述的掺磷浓度为10¹⁹/cm³;6步骤(e)中所述的金属层中TiW层厚度为ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="269"/>;Au层厚度为ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="308"/>;7步骤(g)中所述的钝化层厚度为1-2μm;8步骤(j)中所述的温度为25°C。
3.按权利要求1所述的方法,其特征在于钝化层或氧化层将pn结阵列引线与衬底和埋置芯片隔离。技术领域
本发明涉及一种可用于埋置型封装的芯片接面温度的测量方法,更确切地说是利用集成pn结测量多芯片埋置型高密度封装芯片接面温度的方法,属于高密度封装领域。
背景技术
多芯片组件(Multichipxa0Module,缩写为MCM)封装是指将多个裸芯片和其它元器件组装在同一块多层互连基板上,然后进行封装,从而形成高密度和高可靠性的微电子组件。根据所用多层布线基板的类型不同,MCM可分为叠层多芯片组件(MCM–L)、陶瓷多芯片组件(MCM-C)、淀积多芯片组件(MCM-D)以及混合多芯片组件(MCM–C/D)等。这种封装技术是为了满足电子组件小型化和高密度集成的需求而发展和成熟起来的一种新型组装技术。MCM将多个裸芯片直接安装和连接到衬底基板上,芯片之间互连距离短,降低了互连线上的寄生电感和阻抗,因而能在提高组装密度的同时,降低信号的传输延迟时间,提高信号的传输速度,这有利于实现电子整机向功能化集成方向发展。埋置型MCM技术是将特定组件中多个微波芯片埋置在接地金属化的衬底腔体中,通过通孔垂直引出,并于其上布置多层绝缘层/金属布线互连。随着电路组装密度的不断增加,其功率密度也相应提高,同时单位体积发热量也有所增加。在外壳结构设计上,如果不能及时地将芯片所产生的热量散发出去,设法抑制电路的温升,必然对集成电路的可靠性产生极为严重的影响。对于芯片表面温度的测量可采用多种方法,最简便的是使用表面温度温度计直接测量。然而,对于埋置型MCM对其表面温度测量并不能真实反映芯片发热及封装结构的散热情况,故而需要对其芯片和衬底接面进行温度测量。由于MCM结构的特殊性——芯片被埋置于衬底中并被多层绝缘层/金属布线覆盖,给其芯片接面温度的测量以及封装结构散热问题的深入研究造成很大困难。因此,测量和监测埋置型MCM并解决多芯片埋置型高密度封装芯片的散热问题刻不容缓,它也是需要攻克的难题之一。针对埋置型器件的接面温度测量,可以采用在接面位置埋入温度测量芯片的方法[Feixa0Geng,Jia-jiexa0Tang,Lexa0Luo,Thermalxa0Managementxa0andxa0testingxa0ofxa0MCMxa0withxa0embeddedxa0chipxa0inxa0Siliconxa0Substrate,Internationalxa0Conferencexa0onxa0Electronicxa0Packagingxa0Technology&Highxa0Densityxa0Packaging,2008,28-31Julyxa02008,Shanghai,pp.1-6.],利用芯片上的温度传感器进行测量,最常见的测量范围在-40°C~150°C。但是,要在芯片接面埋入测温芯片对于芯片和衬底厚度有一定限制,增加了工艺难度,而且,测温范围过窄,对于一些特殊用途的芯片不适用。特别地,对于研究芯片和封装失效来说,希望能有更宽的测温范围。使用包括金属、金属化合物、掺杂电阻等在内的集成热敏电阻一般厚度小于0.5um,非常适合接面集成并测温。但是,大多数集成热敏电阻的温度线性度往往不够高,且温度高于120°C后温度系数会出现拐点,影响测温正确性和测温范围,虽然铂电阻线性度高,测温范围大,但是价格昂贵,不适合商业应用。另外,集成电阻的测温范围可根据需要和成本通过选择电阻材料来调整,具有很大的自由度。本发明拟从另一角度考虑测量接面温度,即利用集成pn结来测量埋置型封装结构的芯片接面温度,具有很好的线性度,耗电量少,制造于衬底中几乎不占体积,是一种理想的方法。
发明内容
本发明的目的在于提供一种利用pn结测量多芯片埋置型高密度封装芯片接面温度的测量方法。所述的接面温度是指埋置芯片和衬底接面间的温度。所述的方法不仅能够真实反映芯片工作时的实时温度,并且利用pn结阵列可以分析芯片的发热分布状况。另外,配合封装表面温度的测量,还可以深入研究整个封装系统的热性能。本发明解决其技术问题所采用的技术方案是:在芯片接面即衬底上的埋置槽中分别掺杂磷(P)和硼(B),利用pn结的导通电压随温度变化的特性来测量芯片接面温度。根据需要选择并控制掺杂剂量和结深。先在衬底上埋置槽内光刻出p型掺杂区并掺杂硼(B),然后再光刻形成n+掺杂区并掺杂磷(P),然后淀积金属,光刻腐蚀形成引线焊盘和金属布线。通过控制掺杂剂量和结深调节线性测温范围;通过pn结阵列可以实时获取芯片接面温度和热分布情况。在此过程中,pn结的引脚需通过布线引出埋置槽以便在芯片埋入后,仍不影响pn结的外连。然后再在衬底表明形成一层钝化层,以形成pn结与埋置芯片粘结材料的隔离。通过光刻腐蚀开出焊盘窗口。本发明提供的一种可用于埋置型多芯片埋置型高密度封装芯片接面温度测试的方法,其特征包括:1)圆片级工艺;2)使用硅作为衬底;3)硅上制备有埋置芯片所用的大深度埋置槽;4)使用pn结的电压-温度特性测试接面温度;5)沉积薄膜材料布线;6)使用喷胶光刻形成布线图形。由此可见,本发明的特征是:1所述的衬底制作过程中,其特征在于使用湿法(KOH)或深反应离子刻蚀(DRIE)形成深度等于芯片厚度(>100um)的埋置槽;2所述的pn结制造工艺中,使用扩散或离子注入掺入硼和磷,并使用再分布或退火工艺达到一定结深;3所述的薄膜材料沉积工艺中,其特征在于使用溅射或蒸发等薄膜沉积工艺形成金属薄膜;4所述的布线工艺中,其特征在于使用喷胶光刻和腐蚀工艺形成图形;5所述的pn结结构中,其特征在于pn结阵列位于埋置槽底部;6所述的pn结布线结构中,其特征在于利用爬坡金属线将槽底的pn结焊盘引出;7所述的芯片接面测试方法中,其特征在于使用钝化层或氧化层将pn结引线与衬底和埋置芯片隔离。由此可见,本发明的有益效果:在圆片级工艺的基础上,实现了一种利用集成pn结来测量埋置芯片和衬底接面的接面温度的方法。采用集成在衬底内的pn结,不占用埋置槽空间,不影响埋置芯片厚度和衬底上埋置槽深度的匹配;实时获取芯片接面温度和热分布情况;采用了喷胶光刻工艺来形成从埋置槽底部向硅圆片表面的爬坡引线。该工艺采用了光刻等于微电子工艺相兼容的工艺,工艺步骤简单,工艺周期较短。
附图说明
图1是利用集成pn结测量芯片接面温度的方法的工艺流程图。图1-1已形成芯片埋置槽的硅片;图1-2在硅片正面淀积一层氧化层;图1-3光刻腐蚀刻蚀出p区窗口掺杂硼(B);图1-4光刻腐蚀出n+区窗口并掺杂磷(P);图1-5淀积金属层;图1-6通过光刻刻蚀(包括湿法腐蚀和干刻)形成布线图形;图1-7在硅片表明沉积一层钝化层。图1-8在钝化层上刻蚀出引线窗口并埋置芯片后使用pn结测试芯片接面结构的截面图。图2是测试连接示意图。
具体实施方式
下面将结合参考附图对本发明的实施例进行进一步具体描述以充分体现本发明的优点和积极效果。本发明的范围不局限于下面的实施例。图1是制备测试结构的工艺流程图。1.在硅片101上制备埋置槽102,如图1-1所示。a)通过湿法(KOH)或深反应离子刻蚀(DRIE)在硅片101上形成等同于芯片厚度(>100um)的埋置槽102。2.淀积氧化层200,如图1-2所示。b)在硅片101正面使用热氧化或CVD淀积一层1~2μm氧化层200,作为掩模。3.形成p区103(掺硼),如图1-3所示。c)在硅片埋置槽102底部使用光刻腐蚀形成P区窗口d)并使用扩散或离子注入的方法掺杂硼(~10¹⁶/cm³)形成p区103,再分布(1100°C以上)达到一定结深,如果采用离子注入,需退火。然后形成一层5000A左右的氧化层。4.形成n+区104(掺磷~10¹⁹/cm³),并形成引线窗口,如图1-4所示。e)使用光刻腐蚀形成n⁺区窗口并使用扩散或离子注入的方法掺杂磷形成n⁺区104,再分布(或退火)达到一定结深,同时形成一层ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="300"/>左右的氧化层。f)腐蚀出p区和n⁺区处的引线窗口。5.沉积约ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="166"/>的金属层201,如图1-5所示。g)使用溅射或蒸发沉积一层金属层。金属层由TiW和Au真诚,其中TiW:ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="242"/>,Au:ntent="drawing" img-format="tif" inline="yes" orientation="portrait" wi="296"/>。6.形成布线105,如图1-6所示。h)喷胶光刻显影后腐蚀金属层形成布线图形105。7.沉积钝化层106,如图1-7所示。i)使用PVD或CVD沉积一层1~2um的钝化层106。8.形成焊盘窗口107,埋置硅片,如图1-8所示。j)利用喷胶光刻在钝化层上形成焊盘窗口107,使金属布线暴露。k)将另一硅片108埋置入槽102中。9.pn结电压-温度特性标定,如图2所示。l)将制备好的样品放在烘箱或热板内,在25°C~100°C范围内,每隔10°C通1mA的小电流,测量一次电压;m)然后画出pn结电压-温度特性线。10.芯片接面测试。n)在烘箱内保持一定温度(如25°C),利用埋置硅片上的发热结构通电发热;o)每隔5分钟,通1mA小电流测量pn结电压,待稳定后(如30分钟),记录下电压值。p)根据pn结电压-温度特性线,推得芯片接面温度。